FPGA学习之--如何在Quartus II 中调用Modelsim SE进行仿真调试

会员952544

如何在Quartus II 中调用ModelsimSE进行门级仿真调试

背景：Win10--64位----Quartus II 13.0sp1(64-bit)--Modelsim SE-64 10.1c

本文结合一个简单的例程--数据选择器，教大家初步使用Quartus II和Modelsim SE，并进行联合调试，同时也是对自己学习的一个总结！

0、默认读者已经安装好Quartus II 13.0sp1(64-bit)和Modelsim SE-64 10.1c；

登录/注册后看高清大图

1、建立一个工程：File-->New ProjectWizard

首先弹出Intorduction界面，单击Next进入下一个界面，设置工程名和存储路径，设置如下：

(工程名和存储路径可以随意设置，但是建议将工程文件放在一个文件夹内，如：E:FPGA_practiceSlect_dat)

登录/注册后看高清大图

  继续点击Next，设置保持默认，直到弹出Family&DeviceSettings界面,选择自己的开发板器件型号，如图：

（为后面进行板级调试做准备）

登录/注册后看高清大图

  继续点击Next，弹出EDA Tool Setting界面，选择仿真环境，设置如下：

设置完成后，点击Finish。

登录/注册后看高清大图

2、新建工程顶层文件：File-->New

弹出如图所示文件窗口，在这里选择Verilog HDL file文件

登录/注册后看高清大图

输入以下测试代码：

module Slect_dat(
   input D0,D1,S,
   output reg Y
);
   always @(D0,D1,S)
   if(S)Y=D1;
   else Y=D0;
endmodule

然后保存该文件，默认保存路径为当前的工程文件夹，所以采用默认设置。保存后，文件会出现在左上角ProjectNavigator框图里的File文件夹下。

选择菜单Processing-->StartCompilation，进行编译，无error即可。

3、建立Verilog HDL测试文件

在新建工程的过程中，我们已经设置了仿真环境为Modelsim（如果没有设置仿真环境为Modelsim，需要进行配置，配置成功后才能进入下一个环节（：Assignments-->Settings-->EDATool Settings-->Simulation，选择仿真环境为Modelsim））。

选择菜单栏下的Processing-->Start-->StartTest Bench Template Writer选项，随后弹出Test Bench Template Writer WasSuccessful，此时就创建了一个Verilog HDL测试文件，如图：

登录/注册后看高清大图

刚才生成的VerilogHDL测试文件的默认存储路径在工程路径下的/simulation/modelsim文件夹下，文件名为Slect.vt，在QuartusII 13.0sp1(64-bit)中打开这个文件，删除原来的内容，输入以下测试代码，然后重新进行编译：Processing-->StartCompilation，无error即可。

`timescale 1 ns/ 1 ps
module Slect_dat_vlg_tst();

reg D0;
reg D1;
reg S;
//wires                                             
wire Y;

// assign statements (ifany)                        
Slect_dat i1 (
// port map - connection between master ports andsignals/registers  
D0,
D1,
S,
Y
);
initial                                               
begin                                                
// code that executes onlyonce                       
// insert code here -->begin                        
                                                      
// -->end                                            
//$display("Running testbench");
   S=0;D1=0;D0=0;
#1 S=0;D1=0;D0=1;
#1 S=0;D1=1;D0=0;
#1 S=0;D1=1;D0=1;
#1 S=1;D1=0;D0=0;
#1 S=1;D1=0;D0=1;
#1 S=1;D1=1;D0=0;
#1 S=1;D1=1;D0=1;
#1 $stop;
                     
end                                                   
//always                                                
// optional sensitivitylist                          
// @(event1 or event2 or .... eventn)
initial                 
begin                                                
                       
$monitor($time,":        S=%b        D1=%b        D0=%b        Y=%b",S,D1,D0,Y);                                                   
                                          
end                                                   
endmodule

4、仿真环境的详细配置

选择菜单栏的Tool-->Options选项，在弹出的窗口中选择General-->EDA ToolOptions，如图所示，设置仿真软件ModelSim的安装目录，然后点击OK，完成设置。

登录/注册后看高清大图

接着选择菜单栏下的Assignments-->Settings，在弹出的界面中选择EDA ToolSettings-->Simulation，设置如下图所示：

登录/注册后看高清大图

然后点击上图中的Text Benches，在弹出的界面中点击New，如图进行设置：

登录/注册后看高清大图

5、开始仿真

一切准备就绪，选择菜单栏下面的Tool-->StartSimulation Tool-->RTL Simulation，进行门级仿真，过一会Modelsim SE-6410.1c便会自行启动，如图所示：

登录/注册后看高清大图

选择左边Library框图下的work-->Select_dat_vlg_tst，点击右键选择Simulation，弹出界面如图所示：

登录/注册后看高清大图

选择左边的Sim-Default框图列表中的Slect_dat_vlg_tst，右击，选择Addto-->Wave-->All items inregion，此时Wave-Default框图的列表中则会出现我们需要观察的变量，选择菜单栏Simulate-->Run-->Run-All，系统开始仿真，可以通过观看波形，验证系统设计的正确性！

仿真结果如图所示：

登录/注册后看高清大图

GOOD LUCK！