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ADP3205 15脚 CLK_ENABLE 信号不变成低电平

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1#
发表于 2009-12-6 11:54:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式 来自: 江苏 来自 江苏

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IBM  X31   ADP3205  15脚  CLK_ENABLE 信号不变成低电平  核心cpu供电已经有了。1.15V左右  发给南桥的PWrGD信号已经有 唯独启动时钟的信号没有。。请教高手是什么问题。、、

2#
发表于 2009-12-6 12:09:26 | 只看该作者 来自: 江西九江 来自 江西九江
看看BIOS 有问题吗 和IO问题呢

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3#
发表于 2009-12-6 12:26:45 | 只看该作者 来自: 江苏 来自 江苏
楼上的纯属扯淡。。时钟都没有和BIOS有什么关系

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4#
发表于 2009-12-6 12:34:03 | 只看该作者 来自: 江苏 来自 江苏
顶起来啊 高手帮忙解答啊
现在把ADP3205 15脚悬空 机器就可以启动了  为什么cpu供电有了  15脚的CLK_ENABLE不变成低电平呢

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5#
发表于 2009-12-6 13:34:49 | 只看该作者 来自: 北京 来自 北京
15脚的CLK_ENABLE不变成低电平,,注意看图一下。。。有的CPU芯片只是要一个跳变选中芯片后才能出来电。。

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