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Cadence近日宣告了业内首个DDR5内存的IP接口芯片，包括控制器和PHY物理层，采用台积电7nm工艺制造，运行频率达4400MHz，美光也献上了自己的DDR5内存颗粒。 JEDEC组织现在正在制定DDR5内存的标准规范，估计今年夏天完成，所以现在进行的还都是一些基础性研究，DDR5内存条到底长什么样子还得等等。
有了这些基础，SoC芯片厂商就可以开始规划并集成DDR5内存子系统，为未来铺路。正如DDR4内存频率从2133MHz一路走到3200MHz(JEDEC标准)，4400MHz对于DDR5来说也只是起步，估计最终可以达到6400MHz左右。除了频率，DDR5内存更看重的其实是大容量，允许加入内部ECC来制造16Gb、32Gb颗粒，单条容量也会大大提升。
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